FPGA / SoC / IP

Spécialisée dans le monde du front-end, la société HDL Works se positionne plus particulièrement dans le domaine du FPGA et du PCB, proposant des solutions permettant de concevoir une application FPGA quel que soit le fondeur ; des solutions de codesign brisant ainsi le mur entre le développement FPGA et la conception du PCB…

Solution logicielle

Quel que soit votre FPGA, EASE est un outil Front end de conception FPGA collaborative, avec une organisation hiérarchique de votre projet, proposant la conception en saisie de schéma, en diagramme d’état, en VHDL / Verilog, incluant les interfaces vers les outils fondeurs de FPGA, et des simulateurs fonctionnels. Il permet aussi la vérification du respect des règles du codage HDL (Linting), et la génération du rapport en format HTML du projet FPGA.

HDL Companion est l’outil complémentaire des logiciels des fondeurs de FPGA (Vivado, Quartus, Diamond, Libero), permettant :

  • Visualisation de l’organisation hiérarchique d’un projet FPGA
  • Navigation à travers les Signal, Variable, Process, Entity, Component…
  • Vérification du respect des règles du codage HDL (Linting)

#PCB
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FPGA
#IO
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CONTRAINTE
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MULTI-CARTES

Spécialiste dans le domaine du débogage matériel depuis plus de 25 ans, la société Concept Engineering, une division de l’éditeur américain ALTAIR, partenaire de Synopsys et de Cadence, intervient dans le debug et la validation des conceptions FPGA / Asic / Circuit Intégré / IP.

Solution logicielle

Durant la conception d’un Circuit Intégré / SoC / IP, l’ensemble des solutions logicielles xVision Pro (GateVision, SpiceVision, RTLVision, StarVision) sont capables de lire et de générer une représentation graphique à partir des fichiers sources ou résultants tels que : SPICE, HSPICE, Calibre, CDL, Eldo, Spectre, EDIF, Verilog, VHDL, SystemVerilog, RTL

Cela implique une meilleure compréhension et un debug plus rapide et plus efficace pour des circuits ou des systèmes complexes, analogiques, numériques, mixed-signal…

Génération de la représentation graphique

Les solutions sont aussi capables de :

  • Extraire les signaux d’horloge pour une meilleure analyse
  • Sauvegarder les conceptions partielles pour une ré-utilisation
  • Visualiser, naviguer et tracer les signaux
  • Personnaliser les règles de vérification électriques
  • Analyser et simuler les réseaux parasites (netlist SPEF et DSPF)
Représentation graphique vs code - cross probing

Pour en savoir plus à travers une vidéo de démonstration

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